プリント基板総合メーカー｜RITAエレクトロニクス株式会社 > 技術資料
放射ノイズ抑制パターン設計の実現のために活用しているDEMITASNXプレーン共振解析機能と、プレーン共振の実測/解析比較による解析の信頼性を紹介しています。
DCバイアスを考慮したシミュレーションは有用なデータを示すと考えられる。また、DCバイアスによる電源供給品質の変化は、特に要求品質が厳しくなる大電流を消費する電源では重要と考えられる。
放射ノイズ抑制のためのパターン設計に活用しているEMI抑制ルールチェッカーの活用方法を当社独自の評価パターンによる検証結果を交えて紹介しています。
次世代パワーデバイスの一つであるGaNを用いたパワー基板の基本回路を題材として、シミュレーションによる設計最適化を実施した。その結果、設計最適化のための設計指針を策定することができた。
マイクロストリップの結合配線を有する方向性結合器基板によって、電磁波吸収体による損失量の評価系を構築し、シングルエンド配線の場合と比較した。２基板から同様な結論が得られる場合と異なる結論を得られる場合が確認でき、新しい評価方法としての可能性が示されたと考えられる。
高速シリアル伝送における高密度配線時のクロストークが伝送品質に及ぼす影響を実測とシミュレーションにて確認した。内層配線を選択することや圧入コネクタ挿入部のクリアランス、配線幅、配線間隙の最適化による対策が有効である。
温度変化環境下における半導体（BGA、QFP、QFN）～プリント基板（一般FR-4、ハロゲンフリーFR-4、低熱膨張率材）間の半田接合部位の接続信頼性を実験検証した結果、高い信頼性を有していました。
外層信号導体の被覆仕様や銅箔の粗さの異なる基板を用いて100GHzまでの伝送特性（S21)を評価した。有機被膜による表面処理の場合に最も低損失となることや無電解金めっきでは下地のニッケルの影響で損失が増加した。
高速信号の伝送速度毎に、プリント基板の各種材質毎に最大配線長を求めた。例えば伝送速度12Gbps、波形補正機能として信号出力がディエンファシス -6dBのみの場合、一般FR-4の外層配線は最長で350mmとなった。
プリント基板の実装品の信頼性向上には、プリント基板の材質や設計仕様、半導体パッケージ構造などが大きな影響を及ぼすと考えられる。それを検証するため、半導体パッケージ構造とプリント基板との接続信頼性に関する実験を行った。その結果、使用したすべての基板材料、半導体パッケージにて、温度サイクル試験1000サイクル経過後も接続不良が生じていないことが確認できた。
電源供給回路の品質を良くするには、半導体の動作に伴い電源端子に流れる過渡電流に対し、そこに発生する電圧変動を抑制する必要がある。
その評価パラメータの1つであるインプット・インピーダンス（Z11）の実測とシミュレーションで相関が得られ、シミュレーションによるZ11解析が有用であることが確認できた。
28Gbpsシリアル伝送可能なFPGA搭載ボードを開発し、コネクタ経由の基板間伝送やメタルケーブル伝送を実現した。なお、プリント基板のパターン設計が伝送品質に大きく影響するため、この最適化が重要である。
設計段階でEOLを調査する事により、生産中止が判明した部品・非拡販となっている部品・予想LIFEが極端に短い部品を変更する事で量産製造開始直後の部品調達リスクまたは改版を回避することが可能である。また、重要部品を登録する事で、最新の情報を入手するとお客様へ通知をし、最終発注や改版の準備をしていただく事ができます。
2018年1月30日（火）～2月1日（木）、アメリカ、カリフォルニア州、サンタクララのコンベンションセンターでDesignCon 2018が開催されました。
10Gbpsを超える信号伝送のあるプリント配線板を開発する際、設計段階でシミュレーションを行い、伝送線路や半導体補正機能の条件を決定する。この手法の妥当性検証を目的として、16Gbpsシリアル伝送が可能な実装ボードを用い、ケーブル経由時の16Gbps伝送にて半導体の補正機能を変化させてシミュレーションと比較した。その結果、シミュレーションでも、補正機能の適用による受信波形の変化や合否判定を概して行えることが確認できた。
信号層の空きスペースを利用し、電源パターンとGNDパターンが対向した部位を設けることによって、層数を増やすことなく幅広い周波数でノイズ対策できることを検証することができた。
リターンパス不連続により放射ノイズが増加することがありますが、スルホールなどでリターンパスを確保することでノイズの低減が可能です。一方で、差動信号伝送の場合は、ペアとなる配線がリターン経パスとなるため、特に設計上の対策は不要となります。
高速シリアル伝送対応設計として、反射の抑制や伝送損失の低減、ノイズ抑制を前提とした設計が必要です。また、リターンロス規格が存在するSDIインタフェースなどにおいては、シミュレーションを活用した基板設計が必須と考えられます。
プリント基板のファインパターン化要求が高まっており、直接描画による露光精度の向上と、ハーフエッチングおよびドライフィルムエッチングの薄膜化によるエッチング精度の向上により、最小ライン幅30μm、最小ライン間隙30μmでのプリント基板製造が可能となっています。
プリント基板の高密度・高多層化として、貫通基板での多層基板製造技術とビルドアップ基板での製造技術を合わせ持っています。いずれも高密度と高信頼性の両立が可能です。
RITAエレクトロニクス株式会社にて製造するプリント配線板の設計及びフィルム、加工データの作成に際し、製造仕様に合致したデータとすることを目的として、設計標準仕様書を提供しています。
雑音端子電圧の規格合致が製品開発上の1つの問題となっている。実測とシミュレーションの相関を検証したところ、シミュレータが出力するSパラメータの信頼性は高くSsd21・S21解析により電源レイアウトの最適化が可能といえる。
データ通信速度の飛躍的な高速化にともない、伝送線路のインピーダンスの整合と損失を小さくする必要がある。伝送線路にビアを含む場合、特性改善方法としてはビアスタブを除去するバックﾄドリル工法が有効である。
半導体の高速化に伴い、消費電力が増加し、その発熱問題が危惧されているが、プリント基板に熱流体シミュレーターを用いることで、プリント基板のパターン設計段階で熱解析が実施でき、その結果による設計変更など最適化する事ができる。
高速な信号入出力のある半導体デバイスを適切に機能させ、伝送波形やリターンロスの仕様に合致させるためには、伝送線路の損失を小さくする必要がある。伝送線路がある程度長い場合には、比誘電率（εr）と誘電正接（tanδ）の値が小さい材料を使うのが、伝送損失を小さくすることに有効である。
高速メモリーインタフェースの波形シミュレーション用にはHSPICEモデルではなくIBISモデルを提供される場合が多い。IBISモデルはHSPICEにやや劣るが、トポロジー検討や妥当性確認では、使用に問題無いレベルである。
部品や基板配線上の制約により半導体電源ピンの近傍に十分なバイパスコンデンサが配置できない場合、電源層・グラウンド層に対向するようにGND層・電源層を追加して、プリント基板の内部に容量を形成することで、放射ノイズを低減することが出来る。
クロストークとはどのような現象かに対し、結合による影響度の違い、遠端クロストークと近端クロストークの違い、振幅への影響と遅延時間への影響、内層と外層の違いについての実験結果をまとめた。
パターン設計データのネットワーク解析（Sパラメータ）を取得し、LSIの電源モデルと組み合わせることで、Z11、Z21を解析することができます。 それにより対策部品の検討や電源形状の最適化が可能です。
DDR3インタフェースは従来のDDR2より高速（Max2133Mbps）になっており、トポロジーの検証に加えて、タイミングも考慮しなくてはいけません。 プレーシミュレーションおよびポストシミュレーションをパターン設計に組み入れることにより、適切な設計仕様を決めることができます。
高密度実装化に向けた基板の製造に、低圧力オートクレーブ方式真空プレス機の積層技術を活用し、そり、ねじれの少ない高品質のプリント配線板を提供します。
高密度基板の製造に必要不可欠な小径加工技術に前向きに取り組み、自社検証を繰り返し、高品質の商品を提供します。
部品実装部位において、配線パターン幅よりもパッドの幅が広くなると、その特性インピーダンスは局所的に低下すること、およびこの対策として実装パッド直下の内層プレーンに抜きを設けると、特性インピーダンスの低下を抑制できることを確認しました。
スルーホールのインダクタンス、キャパシタンスを算出することで、スルーホールのインピーダンスを制御することが可能であることを示しました。 高周波特性が良い高価な材料や特殊部品を使用することなく信号品質を確保することができます。
