プリント基板総合メーカー｜RITAエレクトロニクス株式会社 > 技術資料
高速シリアル伝送における高密度配線時のクロストークが伝送品質に及ぼす影響を実測とシミュレーションにて確認した。内層配線を選択することや圧入コネクタ挿入部のクリアランス、配線幅、配線間隙の最適化による対策が有効である。
高速信号の伝送速度毎に、プリント基板の各種材質毎に最大配線長を求めた。例えば伝送速度12Gbps、波形補正機能として信号出力がディエンファシス -6dBのみの場合、一般FR-4の外層配線は最長で350mmとなった。
28Gbpsシリアル伝送可能なFPGA搭載ボードを開発し、コネクタ経由の基板間伝送やメタルケーブル伝送を実現した。なお、プリント基板のパターン設計が伝送品質に大きく影響するため、この最適化が重要である。
10Gbpsを超える信号伝送のあるプリント配線板を開発する際、設計段階でシミュレーションを行い、伝送線路や半導体補正機能の条件を決定する。この手法の妥当性検証を目的として、16Gbpsシリアル伝送が可能な実装ボードを用い、ケーブル経由時の16Gbps伝送にて半導体の補正機能を変化させてシミュレーションと比較した。その結果、シミュレーションでも、補正機能の適用による受信波形の変化や合否判定を概して行えることが確認できた。
高速シリアル伝送対応設計として、反射の抑制や伝送損失の低減、ノイズ抑制を前提とした設計が必要です。また、リターンロス規格が存在するSDIインタフェースなどにおいては、シミュレーションを活用した基板設計が必須と考えられます。
高速な信号入出力のある半導体デバイスを適切に機能させ、伝送波形やリターンロスの仕様に合致させるためには、伝送線路の損失を小さくする必要がある。伝送線路がある程度長い場合には、比誘電率（εr）と誘電正接（tanδ）の値が小さい材料を使うのが、伝送損失を小さくすることに有効である。
高速メモリーインタフェースの波形シミュレーション用にはHSPICEモデルではなくIBISモデルを提供される場合が多い。IBISモデルはHSPICEにやや劣るが、トポロジー検討や妥当性確認では、使用に問題無いレベルである。
部品実装部位において、配線パターン幅よりもパッドの幅が広くなると、その特性インピーダンスは局所的に低下すること、およびこの対策として実装パッド直下の内層プレーンに抜きを設けると、特性インピーダンスの低下を抑制できることを確認しました。
スルーホールのインダクタンス、キャパシタンスを算出することで、スルーホールのインピーダンスを制御することが可能であることを示しました。 高周波特性が良い高価な材料や特殊部品を使用することなく信号品質を確保することができます。
